작업 일지

일이 안되니깐 필요 이상으로 생각이 빡빡해 진다.

내가 생각해도 못된 짓 같다.

에휴 해보는데 까지 해보고 안되면 말자.

스테이트 다이아 그램 다시 설계하고 합성해 보니 디바이스의 용량이 모자라다.

그래서 다시 구상하고 간당간당하게 합성에 성공했다.

물론 지금은 집이라 디바이스에 심어보고 해보지 안아서

많은 것이 걱정된다.

Xilinx ISE로 합성하고 나서 항상나오는 리포트의 수치들이 너무도 거슬린다.

그래서 찾아 보고 변역해 보았다.

• Pad to Pad (tPD)

입력 패드에서 시작해서 출력 패드로 끝나는 패드와 패드사이의 경로를 보고한다.

외부 패드에서 패드까지의 경로에서 생기는 최대 시간지연.

Combinational 패드에서 패드까지의 경로는 입력 패드에서 시작하고,
하나또는 그 이상의 계층의 combinational 로직으로 전달되어,
출력 패드에서 끝난다.


combinational 경로는 또한 삼상(High, Low, Hi-z상태를 갖는)으로 제어되는 패드의 인에이블 입력을 통해 생성된다.

Combinational 경로는 클럭, 레지스터의 비동기적인 set, reset입력을 통해서 영향받지 않는다. 이 경로는 양방향 핀에서 단절된다.

• Clock Pad to Output Pad (tCO)

외부의 클럭 패드에서 출력 패드로까지의 최대 시간 지연.

레지스터의 클럭입력으로 영향받는 입력에서 시작해서 출력 패드에서 끝난다.

경로는 레지스터의 PRE/CLR를 통해서 영향받지 말아야한다.